(19)国家知识产权局 (12)发明 专利申请 (10)申请公布号 (43)申请公布日 (21)申请 号 202210670304.3 (22)申请日 2022.06.14 (71)申请人 广东赛昉科技有限公司 地址 528300 广东省佛山市顺德区大良街 道云路社区昊阳路2号A区S201室 (72)发明人 李长林　刘磊　 (74)专利代理 机构 上海邦德专利代理事务所 (普通合伙) 31312 专利代理师 崔双双 (51)Int.Cl. G06F 9/50(2006.01) (54)发明名称 L2中ocsq少上pipel ine的实现方法及系统 (57)摘要 本发明涉及CPU技术领域， 具体涉及一种L2 中ocsq少上pipeline的实现方法及系统， 包 括以 下步骤： store  miss请求从core发出， 并 allocate  cwq entry项； cwq的store  miss请求 赢得仲裁， 上pipeline； 命中tag_ram  E态， 在 core中不存在dirty数据； CPQ向core发出probe 请求， CPQ收到core的response后， CPQ直接 deallocORQ上pipeline， hit了L2E态， 直接从 dataram中读取数据和cacheline的E态返回给 core,同时把发出store  miss请求的那个core的 MESI更改为E态 。 本发明当L2需要p robe core时， 都是通过cpq来实现， cpq  core结束后， 只有有 dirty的数据需要写入L2cache,cpq才需要上 pipeline来更新L2的data  ram； 从而达到减少上 pipeline的次数。 权利要求书2页 说明书6页 附图3页 CN 115098249 A 2022.09.23 CN 115098249 A 1.一种L2中ocsq少上pipel ine的实现方法， 其特 征在于， 所述方法包括以下步骤： S1初始化， store  miss请求从core发出， 并allocate一个cw q entry项， 请求赢得仲裁， 上pipeline； S2命中了tag_ram  E态， 并且在core中不存在dirt y的数据， 则Allocate  ORQ CPQ， 并且 ORQ等CPQ的probe  core后重新上pipel ine； S3判断cpq是否需要上pipel ine， 并进行相应的处 理； S4由CPQ向core发出probe请求， 待CPQ收到core的response后， CP Q上pipeline， 更新L2   tag_ram； S5ORQ上pipeline， hit了L2  E态， 直接从dataram中读取数据和cacheline的E态 返回给 core， 同时把发出store  miss请求的core的M ESI更改为E态。 2.根据权利要求1所述的一种L2中ocsq少上pip eline的实现方法， 其特征在于， 所述方 法中， probe请求的类型为probe_i nvalid。 3.根据权利要求1所述的一种L2中ocsq少上pip eline的实现方法， 其特征在于， 所述方 法中， 若cpq需要上pipeline， 则不作处理， 若cpq不需要上pipeline， 则吧重新上pipeline 中具有S态的core的ta g ram信息更改为 I态。 4.根据权利要求1所述的一种L2中ocsq少上pip eline的实现方法， 其特征在于， 所述方 法中， L2进行工作时包括以下步骤： T1接收来自core和外部extend的请求， 同时收来自CRQ  CWQ EPQ ORQ EFQ CPQ的请求， 并选出其中的一个请求进入pipel ine； T2根据请求的类型和当前L2中TAG信息及M ESI状态信息， 生成相关 分配方案； T3通过L2向下游memory发出读请求或写请求， 并由下游memory返回reload  data回填 到EFQ； T4通过EFQ上L2de  pipeline， 将reload回来的数据写入L2$中， 同时将 数据return给请 求的core。 5.根据权利要求4所述的一种L2中ocsq少上pip eline的实现方法， 其特征在于， 所述方 法中， L2接收来自core和外部extend的请求， 包括接收来自core的read请求， 放在CRQ中； 接 收来自core的write请求， 放在CW Q中； 接收来自外 部的probe请求， 放在EPQ中。 6.根据权利要求4所述的一种L2中ocsq少上pip eline的实现方法， 其特征在于， 所述方 法中， 在pipeline中， 根据请求的类型， 和当前L2中TAG信息及MESI状态信息确定： 是否可以 直接写入L2； 是否可以直接return  data给请求方； 是否需要向下游memory  reload数据或 权限； 是否需要产生evict； 是否需要向下游memory  write数据； 是否需要p robe core； 如果 判断需要向下游memory  reload数据或权限， 则分配一个ORQ； 如果判断需要向下游memory   write数据， 则分配一个WRQ； 如果判断需要probe  core， 则分配一个CPQ,L2向core发出 probe请求， 都是通过CPQ 来完成。 7.根据权利要求4所述的一种L2中ocsq少上pip eline的实现方法， 其特征在于， 所述方 法中， 通过L2向下游memory发出读请求， 则 通过ORQ发出， 向下游memory读取到数据并拿到 该数据对应的权限； 通过L2向下游memory发出写请求， 则通过WRQ， 将数据 从L2中写到下一 级memory中。 8.一种L2中ocsq少上pipeline的实现系统， 所述系统用于实现如权利要求1 ‑7任一项权　利　要　求　书 1/2 页 2 CN 115098249 A 2所述的L2中ocsq少上pipeline的实现方法， 其特征在于， 包括probe、 eviction、 TAG  RAM、 DATA RAM、 CRQ、 CW Q、 EPQ、 ORQ、 WRQ、 EFQ和CPQ。 9.根据权利要求8所示的一种L2中ocsq少上pipeline的实现系统， 其特征在于， 所述 probe用于窥视和监听， 将core中dirty的数据probe下来或者为了拿到E权限， 把core中的 MESI状态信息进行修改； 所述eviction， 用于保持cache中保存的数据相对新 的数据， 在cache中需要把数据替 换出去时产生； 所述TAG RAM用于记录cacheline的addr及该cacheline在L2和所有的L2  CORE中的 MESI状态信息； 所述DATA  RAM用于记录 cacheline的数据信息； 所述CRQ用于 接收来自core的read请求存放的队列； 所述CWQ用于接收来自core的write请求的队列； 所述EPQ用于 接收来自外 部的probe请求的队列； 所述ORQ， 用于在 一个在L2中的请求， 上L2  pipeline后， 发现本cache 中该cacheline不 存在或该cacheline的在本cache中的访问权限不够时， 则需要申请一个ORQ， 通过ORQ向下 一级memory  reload数据并拿到相应的权限； 所述WRQ， 用于在L2需要把某条cacheline给写到下一级memory， 则申请要给WRQ， 通过 WRQ将数据写入下一级memory； 所述EFQ用于在由reload数据回填L2的时候， 先把数据回填写入EFQ中， 然后通过EFQ上 L2的pipel ine将数据写入L2$同时将数据return给请求模块； 所述CPQ用于将probe相应的core,probe请求则先存放在CPQ中， 然后通过CPQ向对应的 core发出probe请求。权　利　要　求　书 2/2 页 3 CN 115098249 A 3